LPDDR4 新技術(shù)改進(jìn)特性介紹
作為一位資深銷售員工，今天和大家交流交流LPDDR4相比于LPDDR3的差異，感興趣的機(jī)油不妨一同來學(xué)習(xí)一下哦~~
Die的設(shè)計改進(jìn)
LPDDR4的本質(zhì)還是DRAM，其基本的存儲單元電容并加mos開關(guān)的方式并未發(fā)生變化。為了獲取更快的讀寫速度，僅僅提升外部的總線吞吐能力是不行的，LPDDR4在die的設(shè)計上做了改進(jìn)優(yōu)化，來配合外部總線的速度提升。
die的設(shè)計方式已經(jīng)由之前的單Channel演進(jìn)為雙Channel，并且DQ信號和CA信號的設(shè)計位置也做了改進(jìn)。
更改為雙Channel后，同時把CA信號更貼近的置于對應(yīng)的DQ信號，減少芯片內(nèi)的不同設(shè)計走線長度造成的時延差異。雙通道架構(gòu)縮短了數(shù)據(jù)信號從存儲器陣列到I/O的傳送距離，由于存儲器上的大部分面積被存儲器陣列所占據(jù)，翻倍擴(kuò)大接口面積對總體尺寸的影響微乎其微。
每個channel都有自己獨有的CA信號，可以進(jìn)行并行的操作。所以外部總線速度的提升，內(nèi)部是主要是依靠更短的時延和更多的并行操作來進(jìn)行消化。
LVSTL的低功耗接口設(shè)計
接口擴(kuò)展到更高的頻率將消耗更多的電量，LPDDR4的I/O接口信號發(fā)送方式做出重大改變，采用低電壓擺動-終止邏輯（LVSTL）方式。LVSTL（Low Voltage Small signal Terminated level）, 低電壓擺幅終端邏輯。
其內(nèi)部的原理如下
它由兩個NMOS構(gòu)成了上下拉，信號的擺動電壓幅度是可編程控制的，一般控制在VDDQ/2.5~VDDQ/3之間。
這個接口還有一個好處，就是在idle狀態(tài)下，不需要直流電平，所以也不會有電源的消耗。
基于這個LVSTL接口的這兩個優(yōu)點，其接口功耗會明顯下降。根據(jù)Memory廠家的測試，3.2Gbps的LPDDR4的接口功耗，相當(dāng)于1.6Gbps的LPDDR3接口功耗，也就是說它的接口功耗下降了一半。
另外操作電壓從前代的1.2伏降低到了1.1伏。這樣也降低了芯片的工作功耗。
數(shù)據(jù)翻轉(zhuǎn)功能
由功能管腳定義可以看到，LPDDR4多了一組DMI[1:0]信號。
在讀寫操作的時候，LPDDR4支持?jǐn)?shù)據(jù)翻轉(zhuǎn)(DBIdc)的功能。這個功能的實現(xiàn)是通過讀寫的時候控制MR3寄存器的對應(yīng)位來實現(xiàn)的。這個功能可能會在一些軟件的特殊應(yīng)用場景中使用。
CA的差異
由pin腳定義可以看出，LPDDR4的CA管腳，由之前的10位，減少到了6位。6bit的CA信號仍然包含command 、address和bank的信息。還有一個改變就是CA不再像LPDDR3那樣支持DDR的模式，而只是SDR的模式。所以這樣看起來，其CA的效率相對于LPDDR3有所下降，考慮到接口速度上的提升，總體來說跟LPDDR3持平。
LPDDR4也包含類似LPDDR3的一個CA training的過程，不同的是LPDDR4采用的是CBT（command bus training）的方式，在這種方式中，會進(jìn)行VrefCa，CLK對CS，CLK對CA的時序調(diào)整。
新增帶有ECC校驗功能的寫命令
LPDDR3的讀寫操作都不帶有校驗功能。為了提高讀寫的可靠性，LPDDR4里新增了一種帶有ECC校驗功能的寫命令（masked write command）。實際上這種帶校驗的寫命令，是在cell內(nèi)部做了個read-modify-write的動作。所以這種寫操作的效率要比正常的寫操作要低。
快捷方便的頻率切換功能FSP功能
FSP(frequency set point)功能支持兩個預(yù)設(shè)的工作頻率之間的快速切換。
正常如果做頻率切換的話，因為涉及不同頻率的training出來的不同的值，相關(guān)寄存器會需要做重新的寫入。而FSP功能通俗的說就是已經(jīng)把兩個預(yù)置工作頻率的寄存器的值都備份好了，只要一個指令就能完成快速的完成切換。
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編輯：Simon 最后修改時間：2019-05-23
