一種減少VDMOS寄生電容的新結(jié)構(gòu)
一種減少VDMOS寄生電容的新結(jié)構(gòu)
0 引 言
VDMOS與雙極晶體管相比，它的開(kāi)關(guān)速度快，開(kāi)關(guān)損耗小，輸入電阻高，驅(qū)動(dòng)電流小，頻率特性好，跨導(dǎo)高度線性等優(yōu)點(diǎn)。特別值得指出的是，它具有負(fù)溫度系數(shù)，沒(méi)有雙極功率管的二次擊穿問(wèn)題，安全工作區(qū)大。因此，不論是開(kāi)關(guān)應(yīng)用還是線性應(yīng)用，VDMOS都是理想的功率器件。VDMOS的開(kāi)關(guān)速度是在高頻應(yīng)用時(shí)的一個(gè)重要的參數(shù)，因此提出一種減小寄生電容的新型VDMOS結(jié)構(gòu)。
1 基本原理
功率VDMOS的開(kāi)關(guān)特性是由其本征電容和寄生電容來(lái)決定的。VDMOS的電容主要由三個(gè)部分柵源電容Cgs柵漏電容Cgd以及源漏電容Cds組成，如圖1所示。電容的充放電是限制其開(kāi)關(guān)速度的主要因素。柵源之間的電容是由三個(gè)部分組成，即：
Cgs=Cgs(N+)+Cgs(P)+Cgs(M)
Cgs(N+)是柵源交疊電容；Cgs(M)是柵與源金屬間的電容；Cgs(P)是柵與P-base之間的電容。這三個(gè)電容的大小都是由VDMOS本身設(shè)計(jì)上的參數(shù)決定的，最主要取決于介質(zhì)層的厚度。
柵漏之間的電容Cgd是兩個(gè)電容的串聯(lián)：
當(dāng)柵壓未達(dá)到閾值電壓時(shí)，漂移區(qū)與P-base形成的耗盡層結(jié)合在一起，形成面積很大的耗盡層電容，柵下漂移區(qū)空間電荷耗盡區(qū)電容Cgd(dep)只是其中一部分，此時(shí)耗盡層寬度最大，耗盡電容最小。當(dāng)柵壓達(dá)到閾值電壓后，器件開(kāi)啟時(shí)，漏區(qū)電勢(shì)降低，耗盡層寬度減小，Cgd(dep)迅速增大。
漏源之間的電容Cds是一個(gè)PN結(jié)電容，它的大小是由器件在源漏之間所加的電壓VDS所決定的。
一般VDMOS都包含了Cgs,Cgd和Cds，但是功率VDMOS都不是采用這三個(gè)電容作參考，而是采用Ciss，Coss和Crss作為評(píng)估VDMOS器件的電容性能，Ciss，Coss和Crss參數(shù)分別定義為：輸入電容：Ciss=Cgs+Cgd輸出電容：Coss=Cds+Cgd；反饋電容：Crss=Cgd。實(shí)際中采用Ciss，Coss和Crss作為衡量VDMOS器件頻率特性的參數(shù)，它們并不是定值，而是隨著其外部施加給器件本身的電壓變化的。
VDMOS的開(kāi)啟延遲時(shí)間td(on)、上升時(shí)間tr、關(guān)斷延遲時(shí)間td(off)、下降時(shí)間tf的關(guān)系式可分別表達(dá)為：
式中：Rg為開(kāi)關(guān)測(cè)試電路中器件外接?xùn)烹娮；Vth為閾值電壓；Vgs是外加?xùn)旁措妷；vgs是使器件漏源電壓下降到外加值10％時(shí)的柵源電壓；Ciss*是器件的輸入電容；在td(on)和td(off)式中：Ciss*=Cgs+Cgd；在tr和tf式中：Ciss*=Cgs+(1+k)Cgd(考慮密勒效應(yīng))。由上述關(guān)系式可見(jiàn)，Cgd直接影響器件的輸入電容和開(kāi)關(guān)時(shí)間，Cgd通過(guò)密勒效應(yīng)使輸入電容增大，從而使器件上升時(shí)間tr和下降tf時(shí)間變大，因此減小柵漏電容Cgd尤為重要。
2 新結(jié)構(gòu)的提出
根據(jù)上面對(duì)VDMOS電容的分析，提出一種新的結(jié)構(gòu)以減少器件的寄生電容。由分析可得出，柵下耗盡層的形狀對(duì)VDMOS電容有較大影響，最主要影響Cgd。
圖2中給出了新的VDMOS單元A，在VDMOSneck區(qū)域斷開(kāi)多晶硅條，同時(shí)在斷開(kāi)處注入一定的P型區(qū)，改變VDMOS柵下耗盡區(qū)的形狀。這種新結(jié)構(gòu)，在一定程度上加大耗盡區(qū)的寬度，從而減小Cgd。如圖2結(jié)構(gòu)中Pody下P-區(qū)注入?yún)^(qū)域?yàn)閚eck區(qū)中間3μm，注入能量是40 keV，注入劑量是1e13—3 cm，傳統(tǒng)結(jié)構(gòu)多晶硅柵完全覆蓋P-body島間漂移區(qū)，正是由多晶硅柵和漂移區(qū)的交疊形成的柵漏電容在充電時(shí)需大量電荷，導(dǎo)致器件開(kāi)關(guān)損耗很大，新結(jié)構(gòu)將多晶柵和漂移區(qū)的交疊部分移除，可以大大降低柵電荷，提高器件的動(dòng)態(tài)性能。
3 新結(jié)構(gòu)的模擬結(jié)果
圖3給出了新型結(jié)構(gòu)A的寄生電容模擬結(jié)果，從模擬結(jié)果來(lái)看，新型結(jié)構(gòu)A增大了柵下耗盡區(qū)寬度，改變了柵下耗盡區(qū)的形狀，減小了柵漏電容Cgd對(duì)輸入電容、輸出電容沒(méi)有較大影響，在一定程度上減小了反饋電容。
柵電荷是比輸入電容更有用的參數(shù)，從電路設(shè)計(jì)的角度，由Qg=Igt可得到使器件在理想開(kāi)啟時(shí)間內(nèi)所需的柵電流值。柵電荷Qg是功率MOSFET兩個(gè)最重要的參數(shù)之一(另一參數(shù)為Ron)。使用非零的Vds提供Qg-Vgs曲線已經(jīng)成為一種工業(yè)標(biāo)準(zhǔn)。在曲線里包含五種信息：共源輸入電容Ciss；共源反向傳輸電容Crss；使器件開(kāi)啟必須加在柵上的電荷量；得到器件理想開(kāi)關(guān)速度所需的柵電荷；器件在開(kāi)關(guān)期間所損耗的能量。
電源電路設(shè)計(jì)工程師使用這些信息設(shè)計(jì)驅(qū)動(dòng)電路，并估汁器件性能。采用TCAD(ISE)對(duì)新型結(jié)構(gòu)A進(jìn)行了模擬，模擬結(jié)果如圖4所示。
可以明顯看出新型結(jié)構(gòu)A的柵電荷明顯比一般結(jié)構(gòu)的柵電荷小很多，Qg定義為Vgs=12 V時(shí)柵上所存貯的電荷，新型結(jié)構(gòu)A和一般VDMOS結(jié)構(gòu)柵電荷分別為20．25 nC和30．57 nC，減小了33．67％。
4 結(jié) 語(yǔ)
本文提出一種減小VDMOS寄生電容，提高其動(dòng)態(tài)特性的新結(jié)構(gòu)。并用TCAD(ISE)軟件對(duì)其模擬。從模擬分析結(jié)果可看出，新型結(jié)構(gòu)A與傳統(tǒng)VDMOS相比，能有效減小反饋電容及柵電荷，提高VDMOS器件的開(kāi)關(guān)速度，提高器件的動(dòng)態(tài)性能。
編輯：admin 最后修改時(shí)間：2017-09-05
