高速電路中電阻端接的幾種方式
先說(shuō)說(shuō)電路為什么需要端接?眾所周知，電路中如果阻抗不連續(xù)，就會(huì)造成信號(hào)的反射，引起上沖下沖，振鈴等信號(hào)失真，嚴(yán)重影響信號(hào)質(zhì)量。所以在進(jìn)行電路設(shè)計(jì)的時(shí)候阻抗匹配是很重要的考慮因素。我們的PCB走線進(jìn)行阻抗控制已經(jīng)不是什么高深的技術(shù)了，基本上是每個(gè)硬件工程師必備的基本能力。那么在具體電路中，只考慮走線的阻抗還不夠。實(shí)際電路都是由發(fā)送端，連線，和接收端共同組成的。我們希望做到的是整個(gè)鏈路的阻抗都是一致的。但是實(shí)際電路中很難做到這一點(diǎn)，一般發(fā)送端的輸出阻抗會(huì)比較小，而接收端的輸入阻抗又很高，那么要處理好這對(duì)矛盾，端接就成為一種很自然的手段。因此，端接的本質(zhì)依然是阻抗匹配，這個(gè)是進(jìn)行PCB設(shè)計(jì)的重中之重。
常見(jiàn)的端接方式有下面幾種：串聯(lián)端接，并聯(lián)端接，戴維寧端接以及RC網(wǎng)絡(luò)端接。下面就簡(jiǎn)單介紹一下幾種端接方式的區(qū)別和優(yōu)缺點(diǎn)。
(1) 串聯(lián)端接。這是我們最容易想到也最常用的一種端接方式。發(fā)送端的輸出阻抗比較小，那么我們?cè)陔娐飞现苯哟?lián)一個(gè)電阻，使得輸出阻抗加上電阻阻值的總阻抗等于傳輸線阻抗，這樣就能保證阻抗的連續(xù)性，減小信號(hào)的反射。串聯(lián)端接實(shí)現(xiàn)比較簡(jiǎn)單，缺點(diǎn)也比較明顯，由于線路中串聯(lián)了電阻，會(huì)影響信號(hào)的上升時(shí)間，在高速電路中可能會(huì)引起問(wèn)題。另外由于電阻的分壓，使得發(fā)送端輸出減小。串聯(lián)端接的電阻要放在盡量靠近發(fā)送端的位置，能發(fā)揮更好的作用。
(2) 并聯(lián)端接。當(dāng)接收端的輸入阻抗比較大時(shí)，我們可以考慮在接收端并聯(lián)端接一個(gè)電阻到地或者到電源。電阻的阻值等于走線的特征阻抗。通過(guò)這種方式實(shí)現(xiàn)阻抗匹配。這種方式和串聯(lián)端機(jī)一樣簡(jiǎn)單易行，缺點(diǎn)是會(huì)消耗直流功率。上拉的時(shí)候能提高驅(qū)動(dòng)能力，下拉的時(shí)候能提高對(duì)電流的吸收能力。
(3) 戴維寧端接。戴維寧端接就是采用上拉電阻和下拉電阻來(lái)共同組成端接電路，使得戴維寧等效阻抗等于傳輸線的特征阻抗以實(shí)現(xiàn)阻抗匹配。戴維寧端接的優(yōu)點(diǎn)是上拉電阻和下拉電阻都能用來(lái)吸收反射，在電路上沒(méi)有信號(hào)的時(shí)候，還能夠?yàn)殡娐诽峁┮粋(gè)直流電平，適合總線應(yīng)用。但是缺點(diǎn)也很明顯，那就是由于電阻的存在，在電源盒地之間存在直流通路，直流功耗較大。
(4) RC網(wǎng)絡(luò)端接。RC網(wǎng)絡(luò)端接是并聯(lián)端接的升級(jí)版。就是在并聯(lián)到地的電阻下面再增加一顆電容。這樣既能夠和并聯(lián)端接一樣減小反射，同時(shí)由于電容的存在隔離了直流，減小了直流功耗。當(dāng)然缺點(diǎn)也很明顯，RC電路的時(shí)間常數(shù)會(huì)影響信號(hào)的上升時(shí)間，在高速電路使用中要仔細(xì)計(jì)算。
編輯：admin 最后修改時(shí)間：2018-01-07
